【導(dǎo)讀】本系列文章已突出介紹了連續(xù)時(shí)間Σ-Δ(CTSD)模數(shù)轉(zhuǎn)換器(ADC)調(diào)制器環(huán)路的架構(gòu)特性，這種架構(gòu)能夠簡化ADC模擬輸入端的信號(hào)鏈設(shè)計(jì)?，F(xiàn)在討論將ADC數(shù)據(jù)與外部數(shù)字主機(jī)接口以對(duì)此數(shù)據(jù)執(zhí)行應(yīng)用相關(guān)處理的簡單但創(chuàng)新的方法。對(duì)任何應(yīng)用而言，數(shù)字?jǐn)?shù)據(jù)輸出采樣速率都是ADC信號(hào)鏈的一個(gè)關(guān)鍵參數(shù)。但是，不同應(yīng)用有不同的采樣速率要求。本文章介紹一種新型片內(nèi)采樣速率轉(zhuǎn)換技術(shù)，其用在核心ADC的輸出上，允許信號(hào)鏈設(shè)計(jì)人員以應(yīng)用所需的采樣速率處理ADC數(shù)字輸出數(shù)據(jù)。
ADC的作用是對(duì)模擬輸入信號(hào)進(jìn)行采樣，并將其轉(zhuǎn)換為等效的數(shù)字格式。應(yīng)用對(duì)數(shù)字?jǐn)?shù)據(jù)做進(jìn)一步處理所需的采樣速率不一定與ADC對(duì)模擬信號(hào)進(jìn)行采樣的速率相同。每個(gè)應(yīng)用都有獨(dú)特的數(shù)字輸出采樣速率要求。采樣速率轉(zhuǎn)換器將ADC數(shù)據(jù)的輸入采樣速率映射為所需的輸出采樣速率。本文首先概述各種應(yīng)用的采樣速率要求，證明ADC需要支持廣泛的輸出采樣速率。然后，本文快速回顧已知ADC架構(gòu)中的傳統(tǒng)采樣速率轉(zhuǎn)換技術(shù)及其缺點(diǎn)。接下來，本文介紹新穎的異步采樣速率轉(zhuǎn)換(ASRC)，它能與任何ADC架構(gòu)配對(duì)，以獲得任何所需的輸出采樣速率，并用外部數(shù)字主機(jī)簡化數(shù)字接口設(shè)計(jì)。ASRC與CTSD ADC搭配可謂兩全其美，不僅能簡化ADC模擬輸入端的信號(hào)鏈設(shè)計(jì)，也能簡化數(shù)字輸出端的信號(hào)鏈設(shè)計(jì)。
采樣速率要求
任何驅(qū)動(dòng)數(shù)字?jǐn)?shù)據(jù)采樣速率選擇的ADC應(yīng)用的主要性能參數(shù)之一是ADC的預(yù)期精度。數(shù)字?jǐn)?shù)據(jù)中的樣本數(shù)量越多，對(duì)模擬輸入的表示就越準(zhǔn)確。但不利的一面是需要處理大量數(shù)據(jù)，外部數(shù)字主機(jī)接口設(shè)計(jì)的復(fù)雜度和功耗會(huì)提高。因此，每個(gè)應(yīng)用根據(jù)所需的精度、功耗預(yù)算和設(shè)計(jì)復(fù)雜度以及計(jì)劃的算法處理，決定了數(shù)字?jǐn)?shù)據(jù)的采樣速率。所需的大多數(shù)一般采樣速率可以分類如下：
奈奎斯特采樣速率
眾所周知的奈奎斯特采樣1準(zhǔn)則指出：為了提供模擬輸入的忠實(shí)數(shù)字表示，采樣速率至少應(yīng)為輸入帶寬的兩倍。因此，奈奎斯特采樣速率應(yīng)用的數(shù)字采樣速率為目標(biāo)輸入帶寬的兩倍。這種采樣速率的一個(gè)眾所周知的例子是CD上的數(shù)字音頻數(shù)據(jù)存儲(chǔ)，其速率為44.1 kSPS，而目標(biāo)輸入音頻帶寬最高為20 kHz，即人類聽力的頻率上限。
過采樣速率
有少數(shù)一些應(yīng)用，例如頻率諧波分析或時(shí)域分析，其需要的采樣速率比輸入帶寬高出好多倍。過采樣速率的一個(gè)例子是沖擊檢測(cè)環(huán)境中瞬態(tài)信號(hào)的時(shí)域分析，如圖1所示。如果這種信號(hào)的采樣速率是奈奎斯特采樣速率，我們將無法了解信號(hào)的全貌。擁有更多的采樣點(diǎn)可以更忠實(shí)地重建和分析信號(hào)。
圖1.瞬態(tài)信號(hào)的時(shí)域分析：(a) 奈奎斯特采樣速率，(b) 過采樣速率
可變采樣速率
某些應(yīng)用（例如相干采樣）要求以良好的分辨率根據(jù)模擬輸入頻率調(diào)整輸出采樣速率。電力線監(jiān)測(cè)就是這種應(yīng)用的一個(gè)例子，需要相干采樣來滿足IEC 61000-4-30規(guī)定的A類電能質(zhì)量計(jì)量要求。這些標(biāo)準(zhǔn)的精度要求決定了采樣速率需要跟蹤輸入線路頻率漂移。在這些應(yīng)用中，電力線上的時(shí)鐘頻率合成器電路產(chǎn)生ADC的輸出數(shù)字?jǐn)?shù)據(jù)采樣時(shí)鐘，如圖2所示。
圖2.可變采樣速率：電力線質(zhì)量監(jiān)測(cè)
多采樣速率
在檢測(cè)和分析寬范圍且不同類型的模擬輸入的多通道應(yīng)用中，例如示波器或數(shù)據(jù)采集應(yīng)用，每個(gè)通道的采樣速率可能不同。在這種情況下，平臺(tái)中使用的ADC應(yīng)該能夠靈活地支持多采樣速率。
圖3.多采樣速率應(yīng)用
因此，數(shù)字?jǐn)?shù)據(jù)采樣速率要求因應(yīng)用而異，并不存在一種萬能的采樣速率。所以，面向廣闊市場(chǎng)的ADC需要支持寬范圍的可編程數(shù)字?jǐn)?shù)據(jù)采樣速率。
圖4展示了一個(gè)具有外部數(shù)字主機(jī)的廣義ADC數(shù)字?jǐn)?shù)據(jù)接口。需要注意的是，本文中討論的數(shù)字?jǐn)?shù)據(jù)接口不包括器件配置控制接口，如SPI或I2C。
圖4.廣義ADC數(shù)字?jǐn)?shù)據(jù)接口。
核心ADC利用速率為fsin的采樣時(shí)鐘對(duì)模擬輸入采樣，如圖4所示。在大多數(shù)數(shù)據(jù)手冊(cè)中，輸入采樣時(shí)鐘本身一般表示為MCLK。最終數(shù)字輸出數(shù)據(jù)的采樣速率為fodr。通常，這些引腳在數(shù)據(jù)手冊(cè)中標(biāo)記為ODR、DRDY或CONVST時(shí)鐘。本文使用ODR時(shí)鐘這個(gè)總稱來表示數(shù)字輸出數(shù)據(jù)時(shí)鐘。
ADC核心的采樣速率fsin取決于ADC架構(gòu)。數(shù)字輸出數(shù)據(jù)速率fodr取決于外部數(shù)字主機(jī)的數(shù)據(jù)接口要求。在大多數(shù)ADC信號(hào)鏈應(yīng)用中，fsin和fodr可以具有不同的值并且不相關(guān)。因此需要進(jìn)行采樣速率轉(zhuǎn)換，將ADC核心的fsin數(shù)據(jù)映射為fodr的數(shù)字輸出數(shù)據(jù)。以下部分將討論眾所周知的ADC架構(gòu)（如奈奎斯特ADC和過采樣ADC）中使用的傳統(tǒng)采樣速率轉(zhuǎn)換技術(shù)。此外，我們將深入了解其他相關(guān)的數(shù)字?jǐn)?shù)據(jù)接口要求。
奈奎斯特速率ADC中的采樣速率轉(zhuǎn)換
在奈奎斯特速率轉(zhuǎn)換器中，ADC核心的采樣頻率是模擬輸入帶寬fin的兩倍。此類別下最常見的例子是奈奎斯特速率SAR ADC，其輸入和輸出采樣速率相同。因此，數(shù)字輸出數(shù)據(jù)速率時(shí)鐘ODR可以復(fù)用為ADC核心采樣時(shí)鐘MCLK。在SAR ADC數(shù)據(jù)手冊(cè)中，數(shù)字輸出數(shù)據(jù)時(shí)鐘表示為CONVST或DRDY。但如前所述，本文將所有這些時(shí)鐘統(tǒng)稱為ODR時(shí)鐘。ODR和MCLK組合可簡化數(shù)字?jǐn)?shù)據(jù)接口，如圖5所示，僅需一條時(shí)鐘布線。由于時(shí)鐘由外部時(shí)鐘源或外部數(shù)字主機(jī)提供并控制，因此ADC由外部提供時(shí)鐘。這意味著ADC是在外部托管模式下運(yùn)行。
圖5.托管模式中奈奎斯特速率轉(zhuǎn)換器的簡化數(shù)字?jǐn)?shù)據(jù)接口
根據(jù)應(yīng)用要求和模擬輸入帶寬，很容易調(diào)整采樣速率fodr。通過調(diào)整fodr，我們還能調(diào)整ADC核心的采樣時(shí)鐘速率fsin。另一個(gè)優(yōu)點(diǎn)是，當(dāng)調(diào)整fodr時(shí)，整個(gè)ADC的功耗也會(huì)線性地調(diào)整。這種簡化的數(shù)字?jǐn)?shù)據(jù)接口還有許多其他延伸的好處，其中一個(gè)是多通道應(yīng)用中易于同步。
易于同步
在單通道ADC應(yīng)用中，提供給ADC的本地時(shí)鐘會(huì)固有地將數(shù)字?jǐn)?shù)據(jù)與給定時(shí)鐘同步。在多通道ADC應(yīng)用中，挑戰(zhàn)是要保證多個(gè)模擬輸入的同步采樣，以及數(shù)字?jǐn)?shù)據(jù)與ODR時(shí)鐘邊沿同步以進(jìn)行進(jìn)一步數(shù)字處理。多通道同步應(yīng)用有很多廣為人知的例子，例如音頻應(yīng)用，其中左右通道具有特定的同步要求。另一個(gè)典型例子是監(jiān)測(cè)電網(wǎng)中的各種電力線。在每條電力線內(nèi)部，電壓、電流和功率輸入測(cè)量需要同步。利用奈奎斯特速率ADC，如圖6所示，通過共享ODR時(shí)鐘并對(duì)其路由進(jìn)行良好規(guī)劃，可以輕松實(shí)現(xiàn)多通道同步。規(guī)劃良好的路由可以確保ODR時(shí)鐘以相同延遲傳播到每個(gè)ADC，并提供盡可能好的通道同步。
圖6.簡化奈奎斯特速率采樣速率轉(zhuǎn)換器中的同步
簡化的數(shù)字?jǐn)?shù)據(jù)接口是奈奎斯特速率轉(zhuǎn)換器的一個(gè)重要優(yōu)勢(shì)。下面討論其無法勝任的一些數(shù)字?jǐn)?shù)據(jù)接口挑戰(zhàn)。
奈奎斯特速率控制的局限性
噪聲調(diào)整
在基于應(yīng)用的模擬輸入帶寬的奈奎斯特速率轉(zhuǎn)換器中，可以輕松調(diào)整數(shù)字?jǐn)?shù)據(jù)時(shí)鐘。時(shí)鐘調(diào)整可帶來功耗上的優(yōu)勢(shì)，但由于所謂混疊折返現(xiàn)象，ADC噪聲會(huì)增加。奈奎斯特采樣準(zhǔn)則的延伸是，任何超出奈奎斯特頻率的信息都會(huì)折返或混疊回到目標(biāo)頻帶。ADC的模擬輸入會(huì)有大量來自信號(hào)源和輸入模擬電路的干擾信息或噪聲，其延伸到非常高的頻率。ADC采樣導(dǎo)致任何超過fsin/2的輸入噪聲折返，使得目標(biāo)輸入帶寬中的噪聲增加。如圖7所示，隨著采樣速率降低，會(huì)有更多這樣的外部噪聲折返，從而增加ADC輸出中的噪聲。
圖7.輸入噪聲折返與采樣頻率的關(guān)系
時(shí)鐘時(shí)序約束
對(duì)于SAR ADC，模擬輸入采樣時(shí)鐘需要兩個(gè)階段，如圖9a所示。一個(gè)是采樣階段，其中ADC的輸入采樣電容對(duì)模擬輸入充電；另一個(gè)是轉(zhuǎn)換階段，其中該采樣數(shù)據(jù)被數(shù)字化。為了獲得盡可能好的ADC性能，ADC的采樣電路一般存在最短采樣時(shí)間要求。因此，生成此時(shí)鐘的外部數(shù)字主機(jī)或時(shí)鐘源需要遵守這些時(shí)序約束。
時(shí)鐘抖動(dòng)
應(yīng)用電路板上的時(shí)鐘路由對(duì)時(shí)鐘源的電源噪聲或與電路板上的其他信號(hào)耦合敏感，因?yàn)樵撛肼晻?huì)增加時(shí)鐘邊沿的不確定性。時(shí)鐘邊沿的不確定性被稱為抖動(dòng)，采樣時(shí)鐘上有多種類型的時(shí)鐘抖動(dòng)會(huì)影響ADC的性能。最常見的是周期間均方根抖動(dòng)，其增加了模擬信號(hào)采樣點(diǎn)的可變性，導(dǎo)致性能下降，如圖8所示。有關(guān)均方根時(shí)鐘抖動(dòng)對(duì)ADC性能的影響的更多詳細(xì)信息，請(qǐng)參閱相關(guān)文章2。
圖8.時(shí)鐘抖動(dòng)引起模擬輸入采樣點(diǎn)的不確定性
總結(jié)一下，時(shí)鐘抖動(dòng)導(dǎo)致ADC數(shù)據(jù)的誤差增加可以量化為信噪比(SNR)的降低：
其中σj為均方根抖動(dòng)。
當(dāng)數(shù)字主機(jī)或時(shí)鐘源的噪聲很高時(shí)，式1意味著要達(dá)到所需的SNRj，我們要么限制輸入帶寬，要么采用額外的技術(shù)來濾除時(shí)鐘噪聲。
時(shí)鐘抖動(dòng)是多通道應(yīng)用的一個(gè)更嚴(yán)重挑戰(zhàn)，平衡同步和長時(shí)鐘布線引起的抖動(dòng)增加需要良好的時(shí)鐘架構(gòu)規(guī)劃3。在這種情況下，需要采取適當(dāng)?shù)母綦x和緩沖措施以確保ADC具有低噪聲時(shí)鐘。隔離可利用常見的數(shù)字隔離器實(shí)現(xiàn)，但需要增加設(shè)計(jì)復(fù)雜度和功耗方面的預(yù)算。
圖9.奈奎斯特速率轉(zhuǎn)換器數(shù)據(jù)接口的局限性：(a) 時(shí)鐘時(shí)間約束，(b) 多通道應(yīng)用中的隔離要求
了解奈奎斯特速率ADC中的采樣速率控制之后，我們看一下過采樣ADC中使用的采樣速率控制技術(shù)。
過采樣ADC中的采樣速率轉(zhuǎn)換
如本系列之前的文章所述，對(duì)連續(xù)時(shí)間信號(hào)進(jìn)行采樣和數(shù)字化會(huì)有信息損失，并且會(huì)在采樣輸出中引入量化噪聲。有一類ADC遵循這樣的原則，即樣本數(shù)越大，精度越高，量化噪聲誤差越小。因此，其模擬輸入采樣速率高于奈奎斯特采樣速率，這被稱為過采樣。一些新型精密SAR ADC使用這種過采樣技術(shù)，被稱為過采樣SAR ADC。圖10a顯示了過采樣SAR ADC的噪聲優(yōu)勢(shì)。另一類使用過采樣概念的ADC是Σ-Δ型ADC4，其量化噪聲Qe被進(jìn)一步整形并向外推出，以提高目標(biāo)輸入帶寬中的性能。圖10b顯示了Σ-Δ型調(diào)制器的量化噪聲的噪聲整形特性。在數(shù)學(xué)上，采樣頻率為OSR × fodr/2，其中OSR為過采樣率。
圖10.(a) 過采樣SAR ADC的頻譜，(b) Σ-Δ型ADC的頻譜
如果直接將核心ADC的過采樣數(shù)據(jù)與外部數(shù)字主機(jī)接口，那么后者將要接受許多冗余信息，導(dǎo)致過載。此外，在某些情況下，主機(jī)可能不支持這種高數(shù)字?jǐn)?shù)據(jù)速率傳輸所需的嚴(yán)格時(shí)序約束，而且還會(huì)導(dǎo)致高功耗。因此，最優(yōu)方式是僅提供目標(biāo)輸入帶寬中的性能優(yōu)化數(shù)據(jù)。這意味著，輸出數(shù)字?jǐn)?shù)據(jù)速率應(yīng)降低或抽取到奈奎斯特速率(2 × fin)，或奈奎斯特速率的幾倍，具體取決于應(yīng)用需要。因此，需要一種采樣速率轉(zhuǎn)換器來將ADC核心數(shù)據(jù)的高采樣速率fsin映射為所需的fodr。
有一種稱為抽取的傳統(tǒng)數(shù)字采樣速率轉(zhuǎn)換技術(shù)，它能以2N的倍數(shù)濾波和抽取核心ADC數(shù)據(jù)，如圖11所示。向ADC提供稱為MCLK的輸入采樣時(shí)鐘。所需的數(shù)字輸出數(shù)據(jù)采樣速率(ODR/DRDY)時(shí)鐘——其為MCLK的分頻版本——作為輸出提供?；谒璧某槿÷剩ㄟ^設(shè)置N來實(shí)現(xiàn)分頻比。對(duì)于fodr編程，為了獲得更精細(xì)的分辨率，MCLK也可以根據(jù)應(yīng)用的輸入帶寬要求進(jìn)行調(diào)整。觀察過采樣ADC的數(shù)字?jǐn)?shù)據(jù)接口，ODR時(shí)鐘由ADC給出和控制。這意味著ADC提供該時(shí)鐘，在主機(jī)模式下其名稱為ADC。
圖11.離散時(shí)間Σ-Δ(DTSD) ADC的數(shù)字?jǐn)?shù)據(jù)接口
因此，將抽取用作采樣速率轉(zhuǎn)換技術(shù)時(shí)，ADC能以較低輸出數(shù)據(jù)速率提供高性能數(shù)字?jǐn)?shù)據(jù)。但是，這種技術(shù)也有自己的局限性。
使用抽取控制采樣速率的局限性
非線性噪聲、功耗調(diào)整
在可變速率應(yīng)用中，抽取率和MCLK兩者或其中之一可以調(diào)整。當(dāng)僅提高抽取率時(shí)，fodr降低，噪聲隨著數(shù)字濾波器濾除更多量化噪聲而降低。只有數(shù)字濾波器的功耗線性降低。如果像在SAR ADC中討論的那樣降低MCLK，則整個(gè)ADC的功耗會(huì)線性降低，但噪聲會(huì)因?yàn)榛殳B折返而增加。
許多系統(tǒng)同時(shí)調(diào)整ADC的MCLK和抽取率來實(shí)現(xiàn)寬范圍的ODR，但這種方法可能導(dǎo)致測(cè)量噪聲性能或系統(tǒng)功耗性能發(fā)生不希望的階躍變化。
時(shí)鐘抖動(dòng)
由于輸入采樣時(shí)鐘頻率fsin更高，因此過采樣ADC對(duì)時(shí)鐘抖動(dòng)的敏感性比奈奎斯特速率SAR ADC更高，如式1所示。所以，時(shí)鐘源和MCLK的時(shí)鐘路由應(yīng)基于應(yīng)用容許的抖動(dòng)噪聲來規(guī)劃。無論單通道還是多通道應(yīng)用信號(hào)鏈，應(yīng)用電路板上都會(huì)有許多切換信號(hào)在運(yùn)行。來自這種高噪聲信號(hào)的耦合會(huì)提高M(jìn)CLK上的時(shí)鐘抖動(dòng)。因此，為了獲得最優(yōu)ADC性能，需要利用數(shù)字隔離器來滿足MCLK的隔離需求。這種額外的設(shè)計(jì)規(guī)劃會(huì)帶來面積和功耗方面的成本。如前所述，為了讓fodr編程具有更精細(xì)的分辨率，MCLK也會(huì)調(diào)整。然而，具有所需fsin值和抖動(dòng)性能的MCLK時(shí)鐘源可能很有限。
同步
實(shí)現(xiàn)同步是過采樣ADC的另一個(gè)挑戰(zhàn)。通常，Σ-Δ型ADC中提供一個(gè)稱為SYNC_IN的額外引腳用于同步。SYNC_IN引腳的觸發(fā)會(huì)啟動(dòng)對(duì)模擬輸入的同步采樣以及抽取濾波器的復(fù)位。經(jīng)過數(shù)字濾波器建立時(shí)間之后，數(shù)字輸出數(shù)據(jù)是同步的。數(shù)字濾波器建立期間的數(shù)字輸出數(shù)據(jù)是中斷的，如圖12所示。它還假設(shè)，所有ADC的MCLK和SYNC_IN命令是同步的。在高采樣速率時(shí)鐘上實(shí)現(xiàn)這種同步，特別是在有隔離器或頻率合成器的情況下，會(huì)是一個(gè)巨大挑戰(zhàn)。一種致力于解決數(shù)據(jù)中斷和同步挑戰(zhàn)的系統(tǒng)解決方案是時(shí)鐘頻率合成器電路，例如PLL，它會(huì)為所有通道生成同步的MCLK。
圖12.發(fā)生數(shù)據(jù)中斷的DTSD ADC中的同步
快速總結(jié)一下，當(dāng)觸發(fā)SYNC_IN引腳時(shí)，PLL環(huán)路啟動(dòng)與參考時(shí)鐘的時(shí)鐘同步。在PLL建立期間，MCLK速率會(huì)調(diào)整，使得在建立結(jié)束時(shí)，輸入ADC采樣邊沿和ODR時(shí)鐘邊沿同步。有關(guān)該解決方案的原理和細(xì)節(jié)，請(qǐng)參閱 "同步關(guān)鍵分布式系統(tǒng)時(shí)，最新Σ-Δ ADC架構(gòu)可避免數(shù)據(jù)流中斷"5。
圖13.基于PLL的DTSD ADC同步解決方案
要點(diǎn)是，與SAR ADC相比，Σ-Δ型ADC或過采樣SAR ADC的同步多出了板載電路、PLL或時(shí)鐘頻率合成器要求，這會(huì)增加設(shè)計(jì)復(fù)雜性和功耗。ADI公司探索了另一種新穎的技術(shù)，稱為同步采樣速率轉(zhuǎn)換，它能在一定程度上幫助化解同步挑戰(zhàn)。
同步采樣速率轉(zhuǎn)換(SRC)
對(duì)于已討論的簡單抽取的若干挑戰(zhàn)，一種解決方案是使用同步采樣速率轉(zhuǎn)換6。SRC的優(yōu)點(diǎn)是抽取率可以是fsin的任何整數(shù)或小數(shù)倍，從而可以更精細(xì)地控制fodr。ADI探索了該技術(shù)，并將其與 AD7770 中的精密DTSD轉(zhuǎn)換器配對(duì)使用。有關(guān)SRC的更多細(xì)節(jié)，請(qǐng)參閱AD7770的 數(shù)據(jù)手冊(cè) 或 參考資料 。
重點(diǎn)是，SRC中能以精細(xì)分辨率對(duì)fodr進(jìn)行編程，因此同步變得更容易。例如，抽取率能以非常精細(xì)的步進(jìn)變化，而無需調(diào)整外部MCLK。因此，當(dāng)觸發(fā)SYNC_IN時(shí)，通道將會(huì)同步，如圖14所示。
圖14.使用SRC實(shí)現(xiàn)多通道同步
在不調(diào)整MCLK的情況下實(shí)現(xiàn)更精細(xì)的fodr，可以克服簡單抽取技術(shù)的大多數(shù)局限性。SRC也有自己的局限性和挑戰(zhàn)需要克服。
SRC的局限性
SRC并未解決讓所有通道具有相同MCLK的同步挑戰(zhàn)。
時(shí)鐘抖動(dòng)/同步
在MCLK抖動(dòng)方面，SRC具有與簡單抽取采樣速率控制相同的局限性。ADC性能對(duì)高fsin引起的時(shí)鐘抖動(dòng)的敏感性，需要通過MCLK的隔離柵或噪聲濾波電路來解決。在多通道應(yīng)用中，由于MCLK要路由到多個(gè)ADC通道，因此這一挑戰(zhàn)的難度進(jìn)一步加大。為了實(shí)現(xiàn)同步，MCLK和SYNC_IN引腳信號(hào)需要同步，如圖16a所示。挑戰(zhàn)在于，所有時(shí)鐘同時(shí)到達(dá)ADC，與時(shí)鐘到PCB的距離和隔離柵可能造成的延遲無關(guān)。需要建立包括隔離柵和路由架構(gòu)在內(nèi)的精心設(shè)計(jì)的時(shí)鐘方案，以確保所有ADC通道經(jīng)歷同樣的延遲，哪怕路徑中有隔離器也無妨。
接口模式
到目前為止，所討論的數(shù)字?jǐn)?shù)據(jù)接口是主機(jī)模式和托管模式，其與ADC核心架構(gòu)相關(guān)。例如，奈奎斯特速率ADC的數(shù)字?jǐn)?shù)據(jù)時(shí)鐘由外部時(shí)鐘源或數(shù)字主機(jī)控制并提供。因此，它們只能被設(shè)置為托管模式。過采樣ADC提供并控制外部數(shù)字主機(jī)的數(shù)字時(shí)鐘。因此，它們只能被設(shè)置為主機(jī)模式。由此可見，上面討論的所有采樣速率控制技術(shù)存在一個(gè)普遍的局限性，那就是不能獨(dú)立地規(guī)劃數(shù)據(jù)接口。
對(duì)于大多數(shù)數(shù)字?jǐn)?shù)據(jù)接口挑戰(zhàn)，一種解決方案是將MCLK時(shí)鐘域和ODR時(shí)鐘域解耦。因此，ADI公司重新引入了新穎的異步采樣速率轉(zhuǎn)換技術(shù)，使得ODR時(shí)鐘和數(shù)據(jù)接口時(shí)鐘相互獨(dú)立，從而打破了ADC核心架構(gòu)長久以來的障礙，ODR時(shí)鐘的選擇和控制不再受限。
異步采樣速率轉(zhuǎn)換
ASRC在數(shù)字域中以fsin對(duì)核心ADC數(shù)據(jù)重新采樣，并將其映射到任何所需的輸出數(shù)據(jù)速率。ASRC可以被認(rèn)為是能夠?qū)崿F(xiàn)任何非整數(shù)抽取的數(shù)字濾波器。然而，為了實(shí)現(xiàn)優(yōu)化的性能、面積和功耗，應(yīng)由ASRC處理小數(shù)抽取，然后由一個(gè)簡單的抽取濾波器來處理整數(shù)抽取，如圖15所示。ASRC對(duì)ADC核心數(shù)據(jù)重新采樣，并以fsin/N × fodr抽取數(shù)據(jù)。ASRC的輸出數(shù)據(jù)速率為N × fodr。同時(shí)，抽取濾波器得到所需的÷N抽取。
在某種形式的ASRC實(shí)現(xiàn)中，系數(shù)fsin/N × fodr可以由信號(hào)鏈設(shè)計(jì)人員根據(jù)ADC的fsin、所需fodr和從ADC上實(shí)現(xiàn)的抽取濾波器獲知的N來設(shè)置。這類似于設(shè)置SRC中的抽取率，不同點(diǎn)是抽取比率可以是無理數(shù)比率，并且支持非常精細(xì)的分辨率。在這種情況下，如同在SRC中，ODR時(shí)鐘與MCLK同步，并且是在片內(nèi)通過MCLK分頻而產(chǎn)生的輸出。
另一種形式的ASRC實(shí)現(xiàn)是，ODR時(shí)鐘由外部時(shí)鐘源或類似于奈奎斯特速率轉(zhuǎn)換器的數(shù)字主體提供。在這種情況下，ASRC具有內(nèi)部時(shí)鐘頻率合成器，它會(huì)計(jì)算fsin/N × fodr比率，并為ASRC和抽取濾波器產(chǎn)生所需的時(shí)鐘。ODR無需與MCLK同步，可以獨(dú)立設(shè)置為任何采樣速率。
圖15.ASRC實(shí)現(xiàn)：(a) 設(shè)置比率，(b) 片內(nèi)計(jì)算比率
因此，無論何種形式，ASRC技術(shù)都支持信號(hào)鏈設(shè)計(jì)人員以細(xì)粒度設(shè)置fodr，并打破長久以來的限制，即fodr以輸入采樣速率的整數(shù)或小數(shù)比為限。結(jié)果是，ODR時(shí)鐘的采樣速率和時(shí)序要求現(xiàn)在純粹屬于數(shù)字接口的功能范圍，并且完全與ADC的輸入采樣頻率無關(guān)。這兩種實(shí)現(xiàn)形式的任何一種都展現(xiàn)了ASRC的優(yōu)勢(shì)，信號(hào)鏈設(shè)計(jì)人員因而得以簡化數(shù)字?jǐn)?shù)據(jù)接口設(shè)計(jì)。
ASRC的價(jià)值主張
MCLK和ODR時(shí)鐘解耦
在任何一種實(shí)現(xiàn)形式中，由于能以更精細(xì)的分辨率設(shè)置/調(diào)整fodr（調(diào)整幅度可以是幾分之一赫茲），因此ASRC允許獨(dú)立選擇MCLK和ODR時(shí)鐘速率。MCLK速率fsin可以根據(jù)ADC性能和時(shí)鐘抖動(dòng)要求來選擇，而ODR時(shí)鐘fodr可以根據(jù)數(shù)字?jǐn)?shù)據(jù)接口要求來實(shí)現(xiàn)。
時(shí)鐘抖動(dòng)
在奈奎斯特速率轉(zhuǎn)換器和過采樣ADC中，我們都看到MCLK和ODR相關(guān)，需要調(diào)整MCLK以實(shí)現(xiàn)更精細(xì)分辨率的fodr。然而，能夠匹配任何fsin速率的MCLK之時(shí)鐘抖動(dòng)要求的時(shí)鐘源是有限的。因此，需要權(quán)衡MCLK抖動(dòng)引起的ADC性能降低和fodr的可能分辨率。就ASRC而言，可以選擇MCLK源以提供最佳的時(shí)鐘抖動(dòng)，因?yàn)閒sin的值可以獨(dú)立選擇，與ODR無關(guān)。
接口模式
ASRC讓MCLK和ODR的時(shí)鐘速率不再相關(guān)，因此接口模式的選擇有一定的自由度。任何具有ASRC后端的ADC都可以獨(dú)立配置為主機(jī)或托管外設(shè)，而不用考慮ADC核心架構(gòu)。
同步
在先前討論的多通道同步技術(shù)中，MCLK時(shí)鐘路由有嚴(yán)格的要求。需要規(guī)劃隔離柵和時(shí)鐘架構(gòu)以滿足時(shí)鐘抖動(dòng)和同步要求。現(xiàn)在，每個(gè)通道的MCLK源可以是獨(dú)立的，如圖16b所示。在主機(jī)工作模式下，抽取率可以獨(dú)立設(shè)置以實(shí)現(xiàn)同步。在托管模式下，如圖16b所示，ODR可以共享和同步。由于ODR時(shí)鐘的速率較低且只是一個(gè)數(shù)字?jǐn)?shù)據(jù)選通時(shí)鐘，因此它沒有像MCLK那么嚴(yán)格的抖動(dòng)要求，故而可以放松對(duì)隔離柵或時(shí)鐘路由的嚴(yán)格要求。
圖16.(a) 使用SRC的Clock和SYNC_IN分配，(b) 利用ASRC簡化時(shí)鐘和同步
總之，ASRC開辟了創(chuàng)新和簡化與外部數(shù)字主機(jī)接口的探索之道。此外，MCLK可以是獨(dú)立的，因而它非常適合與CTSD ADC配對(duì)使用。
ASRC與CTSD ADC配對(duì)
CTSD ADC核心對(duì)過采樣和噪聲整形的Σ-Δ概念也有效，同時(shí)提供電阻輸入、參考驅(qū)動(dòng)和固有混疊抑制等架構(gòu)優(yōu)勢(shì)。這些特性大大簡化了模擬輸入前端設(shè)計(jì)。如 第2部分 所討論，由于核心ADC環(huán)路是一個(gè)連續(xù)時(shí)間系統(tǒng)，因此將環(huán)路系數(shù)調(diào)整為數(shù)據(jù)手冊(cè)中指定的固定輸入采樣速率。
CTSD ADC的局限性是MCLK不能像在DTSD或SAR ADC中那樣調(diào)整。如果CTSD ADC與SRC配對(duì)，則ODR將是該固定采樣時(shí)鐘的函數(shù)。這會(huì)限制CTSD ADC的使用范圍。應(yīng)用需要的ODR可以是該固定fsin的無理數(shù)比。此外，CTSD ADC要求該MCLK精確且具有低抖動(dòng)，以實(shí)現(xiàn)優(yōu)化ADC性能。例如，精度要求可以是±100ppm左右，均方根抖動(dòng)為10 ps。因此，MCLK將需要一個(gè)規(guī)劃良好的時(shí)鐘架構(gòu)，以保證多通道應(yīng)用中的抖動(dòng)噪聲較低。MCLK是高頻時(shí)鐘，因而挑戰(zhàn)難度加大。
ASRC能讓MCLK和ODR解耦，非常適合應(yīng)對(duì)CTSD ADC架構(gòu)的局限性。MCLK時(shí)鐘源可以在本地且靠近ADC，避免長時(shí)鐘布線及耦合到其他信號(hào)，導(dǎo)致抖動(dòng)噪聲增加。因此，ASRC與CTSD ADC的組合帶來一類新的ADC，其既有CTSD ADC的架構(gòu)優(yōu)勢(shì)，又能克服固定、低抖動(dòng)MCLK的局限性。
結(jié)論
ASRC讓信號(hào)鏈設(shè)計(jì)人員可以獨(dú)立地以粒度選擇所需的輸出數(shù)據(jù)速率。另一個(gè)優(yōu)點(diǎn)是，由于輸入采樣時(shí)鐘和ODR時(shí)鐘解耦，多通道應(yīng)用中可以有效地規(guī)劃數(shù)字隔離。自由地配置數(shù)據(jù)接口而不用考慮核心ADC架構(gòu)，是對(duì)信號(hào)鏈的另一種簡化。本文有助于了解相比于傳統(tǒng)采樣速率轉(zhuǎn)換，ASRC給數(shù)字?jǐn)?shù)據(jù)接口帶來的各種優(yōu)點(diǎn)和簡化。一般而言，ASRC可以與任何ADC核心架構(gòu)配對(duì)，但與CTSD ADC配對(duì)可以簡化模擬輸入端及數(shù)字?jǐn)?shù)據(jù)端的完整信號(hào)鏈設(shè)計(jì)。明確ASRC的需求和價(jià)值主張之后，請(qǐng)留意后續(xù)文章，我們將深入闡述ASRC的概念及其構(gòu)建模塊。這些細(xì)節(jié)有助于信號(hào)鏈設(shè)計(jì)人員了解與ASRC相關(guān)的性能指標(biāo)，并在應(yīng)用中發(fā)揮其優(yōu)勢(shì)。
參考電路
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